Intel y Synopsys presentan el primer diseño de chiplet heterogéneo basado en UCIe

UCIe todavía está en su infancia, pero Synopsys dijo que el emparejamiento exitoso imita la mezcla y combinación de chips que puede ocurrir en sistemas de múltiples chips, lo que demuestra que este enfoque es comercialmente viable.

Chiplets: El fin de la era monolítica del silicio

Varios problemas están empujando a la industria de los semiconductores a salir de la era monolítica del SoC.

A medida que la industria de los semiconductores sigue a la zaga de la Ley de Moore, los transistores no escalan con tanta frecuencia hoy en día. Esto, a su vez, limita la cantidad de lógica y memoria que se puede colocar en un único procesador. El otro problema es que los chips han alcanzado el “límite de retícula” del proceso moderno de fabricación de chips. Por lo tanto, es prácticamente imposible crear un solo chip de más de unos 850 milímetros cuadrados. La retícula es una plantilla que se utiliza para chamuscar transistores sobre la superficie del chip de silicio, lo que limita gravemente la huella del chip.

Una vez que los chiplets se prueban y validan, se pegan entre sí en intercaladores u otros tipos de empaques 2.5D avanzados, incluidos Chip-on-Wafer-on-Substrates (CoWoS) de TSMC y EMIB de Intel, en los que los chips de silicio se colocan uno al lado del otro. El lado interactúa a través de conexiones físicas cortas. La otra opción es utilizar tecnologías de apilamiento 3D más avanzadas que permitan distribuir las señales por el paquete más rápidamente, como si todo estuviera en el mismo chip.

Al distribuir los subsistemas del procesador en múltiples chiplets, los diseñadores de chips pueden aumentar efectivamente el área de silicio, empaquetando más transistores (y por lo tanto más potencia) en un solo paquete de lo que sería posible en un solo chip.

Una de las ventajas de una arquitectura de sistema multichip es que puede constar de chips de diferentes proveedores basados ​​en diferentes nodos. Esto proporciona flexibilidad para optimizar la potencia, el rendimiento y el área (PPA), así como el costo. Cada chiplet se puede fabricar utilizando la tecnología de proceso que mejor se adapte a él, reduciendo la complejidad. A medida que avanza la tecnología de procesos, la CPU u otros chiplets se pueden actualizar mientras que otros se dejan en paz.

Esta flexibilidad también brinda a las empresas la capacidad de adaptarse a nuevos mercados y avances tecnológicos, incluidos AI y ML. Mezclar y combinar heterogéneos abre nuevas oportunidades para el silicio personalizado, dijo en un blog Manuel Mota, gerente senior de productos para interfaz IP de alta velocidad en Synopsys.

La otra gran ventaja tiene que ver con el coste. Al permitir que se aplique la mejor tecnología de proceso a cada chip del paquete, los chiplets ayudan a reducir los costos de fabricación en nodos más avanzados, agregó Mota.

Sin embargo, la transición de un SoC a un SiP no está exenta de compromisos. No es fácil desmontar una única placa de silicio en varios chips heterogéneos más pequeños y luego volver a montarlos en un paquete. Crea dificultades en el suministro de energía y la disipación de calor del sistema. Otro problema surge del hecho de que todo se distribuye en más propiedades del paquete. Esto obliga a todos los chips bajo el capó a comunicarse a distancias mayores, lo que cuesta energía y latencia.

En el borde de cada placa de silicio hay una PHY que proporciona una conexión de gran ancho de banda al chip heterogéneo del paquete. Se empareja con un controlador para interactuar con ellos a través de varios protocolos, desde UCIe hasta otras tecnologías emergentes como el estándar Bunch of Wires (BoW) de Open Compute Project (OCP) y el estándar Extra Short Reach (XSR). Debido a que estas conexiones de matriz a matriz transfieren todas las señales entre chipsets, deben ser de alta calidad y extremadamente confiables.

Según Synopsys, su IP UCIe cubre tanto la PHY como la IP del controlador, que se combina con una IP adicional para verificar la conectividad entre terminales en el paquete. La compañía señaló que la IP también está diseñada para permitir a sus clientes identificar chips defectuosos antes de colocarlos en un paquete.

La economía de los chiplets: mezclar y combinar fácilmente

En la mayoría de los casos, los diseñadores de chips utilizan conexiones y protocolos propietarios para conectar chipsets, lo que los obliga a utilizar IP desarrollada internamente o de origen externo antes de validarla y probarla. Si bien todavía tienen la libertad de utilizar cualquier proceso de fundición o tecnología de empaquetado, introducir chiplets de terceros puede ser más problemático de lo que vale sin una forma estándar de conectar todo sin problemas en el mismo paquete.

«Por supuesto, cuando una empresa controla ambos lados de una conexión, no hay preocupaciones sobre si ambas partes trabajarán juntas», dijo Mota. «Pero en los próximos años probablemente veremos más empresas que prefieran no construir ambos lados y opten por comprar componentes del mercado».

La UCIe parece ser una posible respuesta al problema. Lanzada en 2022, UCIe es una interconexión de matriz a matriz destinada a crear un método plug-and-play estándar para que los chiplets se comuniquen entre sí en un paquete.

Las empresas detrás del estándar UCIe quieren fomentar un ecosistema de chiplets vibrante que abarque procesadores, memoria, conectividad y todo lo demás. Con UCIe, los diseñadores de chips podrían comprar y vender los chiplets de otros y ponerlos en un paquete con un mínimo esfuerzo de diseño y validación. El objetivo es hacer que mezclar y combinar chipsets sea casi tan fácil como organizar componentes en una placa de circuito.

Por lo tanto, los diseñadores de chips pueden centrarse en desarrollar los chiplets específicos que necesitan y confiar en tecnologías estandarizadas para otros aspectos del diseño, creando lo que los expertos de la industria llaman una «economía de chiplets».

Hay otros estándares en juego, pero el estándar UCIe se considera ampliamente el estándar de facto para la conectividad de matriz a matriz porque cuenta con el respaldo y la adopción de un quién es quién de las empresas de la industria de semiconductores: más de 120 en total Además de Intel, Synopsys y TSMC, cuenta con el respaldo de prácticamente todos los mayores proveedores de equipos de chips y EDA, así como de las principales fundiciones y diseñadores de chips como AMD, NVIDIA y Qualcomm.

Si bien una variedad de avances tecnológicos han allanado el camino para que Intel y otros adopten chiplets, las interconexiones abiertas como UCIe podrían abrir aún más oportunidades para toda la industria, dijo Mota. Si se elige UCIe como estándar de la industria, los chips comerciales que se parecen a Pike Creek podrían volverse más comunes.

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