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Los chiplets están marcando el comienzo de una nueva era de innovación en semiconductores y el embalaje es una parte integral de este ambicioso esfuerzo de diseño. Pero si bien las tecnologías de chiplet y empaquetado trabajan de la mano para redefinir las posibilidades de integración de chips, esta conexión tecnológica no es tan simple ni directa.
En el embalaje de chips, el chip desnudo está encapsulado en una carcasa portadora con contactos eléctricos. El paquete protege el chip desnudo de daños físicos y corrosión y conecta el chip a una placa de circuito. Esta forma de envasado de chips existe desde hace décadas.
Sin embargo, debido a la desaceleración de la Ley de Moore y al creciente costo de la fabricación de circuitos integrados monolíticos, la industria comenzó a adoptar técnicas de empaquetado avanzadas, como los intercaladores de silicio. El empaquetado avanzado también aumenta los costos, que generalmente sólo pueden permitirse los chips grandes para aplicaciones de computación de alto rendimiento (HPC).
A esto se suma la complejidad adicional del diseño que conllevan las soluciones de embalaje avanzadas. Por ejemplo, los intercaladores requieren una pieza adicional de silicio, lo que limita la cantidad de espacio que los diseñadores pueden colocar en los chips. Además, los intercaladores de silicio limitan el tamaño total del sistema en paquete (SiP), lo que reduce la cobertura de prueba de la oblea. Esto, a su vez, afecta el rendimiento, aumenta el costo total de propiedad y extiende los tiempos del ciclo de producción.
Aquí se utilizan chiplets que prometen huellas SiP más pequeñas con menor consumo de energía. En otras palabras, en comparación con las tecnologías de empaquetado avanzadas, los chiplets con implementaciones de matriz a matriz pueden lograr un ancho de banda, eficiencia energética y latencia similares, todo ello utilizando un empaquetado estándar.
Los chiplets dividen un IC monolítico en múltiples bloques funcionales, ensamblan los bloques funcionales en chiplets separados y luego los vuelven a ensamblar a nivel de paquete. Pero los chiplets necesitan comunicarse entre sí a través de conexiones densas, de alta velocidad y de gran ancho de banda. Aquí es donde pasa a primer plano la difícil relación con el embalaje.
¿Embalaje estándar o avanzado?
Ramin Farjadrad, director ejecutivo de Eliyan, afirma que los chiplets eliminan las desventajas y limitaciones del empaquetado avanzado. Empresas como Eliyan están demostrando implementaciones de matriz a matriz en envases orgánicos estándar, lo que, según Farjadrad, permite la creación de soluciones SiP más grandes, lo que resulta en un mayor rendimiento por energía a un costo significativamente menor y un mayor rendimiento.
Farjadrad desarrolló el sistema de chiplets Bunch-of-Wires (BoW), que luego fue adoptado por Open Compute Project (OCP) como estándar de interconexión. Pero ahora la industria se está consolidando en torno a la interfaz Universal Chiplet Interconnect Express (UCIe), cuyo objetivo es estandarizar las conexiones entre chipsets con un diseño de código abierto.
El consorcio UCIe divide los mercados de chiplets en dos áreas amplias: técnicas de empaquetado 2D estándar y técnicas 2,5D más avanzadas, como chip sobre oblea sobre sustrato (CoWoS) y puente de interconexión de matrices múltiples integrado (EMIB). Las opciones de empaquetado avanzadas, como CoWoS y EMIB, ofrecen mayor ancho de banda y densidad.
Este es un testimonio del papel fundamental del embalaje en el diseño de chiplets y de cómo afecta el rendimiento de un chiplet. Tomemos el caso del chip de prueba basado en chiplets y conectado a UCIe que Intel presentó recientemente en su evento anual Innovación 2023. La compañía fabricó el chip en un nodo de proceso Intel 3 y lo emparejó con un chiplet Synopsys UCIe IP fabricado en el nodo N3E de TSMC. Los dos chiplets están conectados a través de la interfaz EMIB de Intel.
Ecosistema de envasado de chips
No es sorprendente que la industria de los semiconductores vea cada vez más iniciativas en la interfaz entre el embalaje y los chiplets. En primer lugar, Faraday Technology ha lanzado un servicio de empaquetado 2,5D/3D que supuestamente facilita la integración perfecta de chips de múltiples fuentes en chiplets. Faraday, con sede en Hsinchu, Taiwán, trabaja en estrecha colaboración con fábricas y proveedores de OSAT para garantizar que cumpla con los requisitos de capacidad, rendimiento, calidad, confiabilidad y cronograma de producción al brindar estos servicios.
En segundo lugar, Siemens EDA presentó una solución de diseño para prueba (DFT) para arquitecturas de múltiples matrices que conecta matrices verticalmente (3D IC) o una al lado de la otra (2.5D) en un solo dispositivo. La solución de software de múltiples matrices de Tessent puede generar patrones de conexión de matriz a matriz y permitir pruebas a nivel de paquetes utilizando el lenguaje de descripción de escaneo de límites (BSDL).
Según John Lorenz, analista senior de soluciones informáticas y de software de Yole Intelligence, la economía de adoptar un enfoque de chiplet para el diseño de circuitos integrados está estrechamente relacionada con el costo y la madurez de la solución de interconexión y empaquetado. Pero si bien las tecnologías de interfaz e interconexión están en el centro de atención, hay menos claridad sobre el papel del empaquetado en los diseños de chiplets.
Eso podría cambiar con la introducción del estándar UCIe, cuyo objetivo es crear una conexión universal a nivel de paquetes. Su objetivo es habilitar un vibrante ecosistema de chiplets de múltiples proveedores para que las empresas de semiconductores puedan seleccionar fácilmente chiplets de otros desarrolladores e integrarlos en sus diseños con un mínimo esfuerzo de diseño y validación.
En última instancia, los chiplets serán adecuados tanto para envases orgánicos estándar como para soluciones de envasado avanzadas. Además del tamaño del chip, el sustrato, el número y espaciado de los chips, el análisis de rendimiento y la simulación térmica, los ingenieros de diseño también deben determinar una estructura de empaque óptima para sus chiplets en la fase inicial del proceso de diseño.
Pero una cosa está clara: la tecnología de envasado está indisolublemente ligada al futuro del diseño de chiplets. Tampoco existe una solución única cuando se trata de envasar en chiplets.
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