[ad_1]
//php echo do_shortcode(‘[responsivevoice_button voice=»US English Male» buttontext=»Listen to Post»]’) ?>
Con la reciente formalización de un estándar de chiplet, era inevitable que siguiera el soporte de IP de verificación.
Avery Design Systems, conocida por sus soluciones de verificación funcional para las principales tecnologías de semiconductores, incluidas PCI Express (PCIe), Compute Express Link (CXL) y HMB3, ahora ofrece soporte completo para el nuevo Universal Chiplet Interconnect Express (UCIe) con modelos y pruebas de alta calidad. suites, que admiten la verificación previa al silicio de sistemas con UCIe.
Anunciado a principios de este año, el estándar de interfaz die-to-die está dirigido por un consorcio de miembros que incluye a Avery y los miembros fundadores Intel, AMD, Arm, Qualcomm, TSMC, Samsung, ASE, Google, Microsoft y Meta. entre otros. El estándar admite la interoperabilidad de los chiplets dentro de un paquete, lo que permite un ecosistema de chiplet abierto y una conexión ubicua a nivel de paquete.
La primera iteración del estándar UCIe cubre el adaptador UCIe y PHY, incluida la capa física de E/S de bit a matriz, los protocolos de matriz a matriz y una pila de software que complementa los estándares establecidos de la industria PCIe y CXL que utiliza un protocolo -Modo de transferencia sin procesar agnóstico.
Avery ofrece una plataforma de verificación funcional completa basada en su cartera de IP de verificación (VIP) sólidamente probada que permite la validación previa al silicio de los elementos de diseño. La oferta de UCIe admite adaptadores independientes UCIe de matriz a matriz y verificación LogPHY, así como PCIe y CXL VIP integrados para ejecutarse sobre la pila UCIe. Además de los modelos UCIe, la empresa ofrece completos comprobadores de protocolos, cobertura, bancos de pruebas de referencia y conjuntos de pruebas de cumplimiento mediante una arquitectura flexible y abierta.
Los chipsets no son nuevos: los principales fabricantes de semiconductores recurrieron a los chipsets para superar las limitaciones físicas de la Ley de Moore. Las empresas que desarrollaban sistemas en torno a los chiplets tenían que probar y verificar sus diseños, pero antes de que se formalizara el estándar, Avery se encontró con clientes que usaban interfaces de matriz a matriz que eran algo de naturaleza patentada.
“Fue bueno que los sistemas cerrados usaran su propia IP en ambos chips. Sin embargo, el beneficio de tener un estándar le permite una mayor interoperabilidad, más confianza y más confianza en la interoperabilidad entre troqueles de diferentes proveedores”, dijo Chris Browy, vicepresidente de ventas y marketing de Avery.
Tener tanto una IP estándar como una de verificación reduce el riesgo, dijo, y brinda a los clientes más confianza en la búsqueda de diseños basados en chips. Avery vio un mayor interés por parte de las empresas de IP que querían un estándar de interfaz de matriz a matriz antes del lanzamiento de UCIe. Por lo tanto, la empresa trató de cubrir la mayor cantidad de escenarios posible. «Nunca sabemos lo que harán los clientes».
Según Browy, desarrollar una IP de verificación es más fácil que desarrollar una IP. “Solo abordamos el nivel digital. No estamos cayendo en un comportamiento análogo”. Mientras tanto, es un nuevo estándar que necesita tiempo para madurar, y es probable que se agreguen otros protocolos al VIP con el tiempo. «Cuantos más controles puedan hacer desde el principio, mejor».
— Gary Hilson es editor general especializado en tecnologías flash y de almacenamiento para EE Times.
[ad_2]