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El Big Chip desarrollado por C es un sistema de procesador RISC-V de 256 núcleos que abre nuevas posibilidades en el rendimiento del procesador.
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Los procesadores RISC-V se han convertido en una innovación fundamental en el panorama de la tecnología informática en rápida evolución. Estos procesadores se caracterizan por su arquitectura de Computación de Conjunto de Instrucciones Reducidas (RISC), conocida por su eficiencia y versatilidad. El diseño de los procesadores RISC-V es simplificado y se centra en ejecutar una menor cantidad de instrucciones de computadora, lo que les permite operar a velocidades más altas. Esto los hace particularmente efectivos en una variedad de entornos informáticos.
La naturaleza de código abierto de RISC-V es una de sus mayores ventajas, ya que ofrece un nivel de personalización y adaptabilidad sin precedentes. Este aspecto es crucial en muchas aplicaciones, desde sistemas integrados hasta informática de alto rendimiento. A diferencia de las arquitecturas de procesador patentadas, RISC-V permite a los desarrolladores adaptar la tecnología a necesidades específicas, facilitando la innovación y la eficiencia. A medida que la complejidad de los desafíos informáticos continúa aumentando, los procesadores RISC-V son un facilitador fundamental del avance tecnológico en diversas industrias gracias a su flexibilidad y eficiencia.
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Investigadores de la Academia de Ciencias de China han publicado un informe sobre el «Big Chip», una arquitectura basada en conjuntos de chips, para explorar los desafíos y oportunidades a la hora de escalar el rendimiento del procesador. Utilizando un proceso CMOS de 22 nm, el equipo de investigación desarrolló un sistema de procesador RISC-V llamado Zheijiang Big Chip, que consta de 16 chiplets con 256 núcleos. Cada conjunto de chips tiene 16 procesadores RISC-V interconectados a través de una red en chip (NOC), lo que permite una comunicación simétrica entre conjuntos de chips. La arquitectura del Big Chip está diseñada para escalar hasta 100 chiplets, como se informa en la revista Elsevier Fundamental Research.
El sistema utiliza una interfaz de matriz a matriz con tecnología de multiplexación por división de tiempo para conectar múltiples chiplets, lo que respalda un sistema de memoria unificado. Esto permite que cada núcleo de cada chiplet acceda a la memoria de todo el sistema. El enfoque de multiplexación por división de tiempo ayuda a reducir el área requerida para los golpes de E/S y simplifica el cableado del intercalador. El equipo comparó su trabajo con los chips 2D de escala de oblea WS1 y WS2 de Cerebras y con los procesadores basados en conjuntos de chips de AMD y Nvidia. Concluyen que los desarrollos futuros deberían centrarse en la informática de memoria cercana y las comunicaciones con chiplets óptico-electrónicos como áreas de investigación críticas.
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