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Ubicación: Bangalore, Noida y Coimbatore
Compañía: Semiconductor de ápice
Cuentan con el análisis y metodología STA a nivel de bloque y chip para diseños de alta y baja potencia y SOCs complejos.
responsabilidades
- Análisis de tiempo a nivel de bloques y chips.
- Análisis de temporización a nivel de chip de diferentes tipos de interfaces.
- Trabaje con los equipos de diseño e implementación para desarrollar y calificar las limitaciones de tiempo.
- Trabajando en el desarrollo de métodos para el análisis de tiempos y el cierre de tiempos.
- Contribuir al desarrollo del flujo STA.
- Trabaje en estrecha colaboración con los ingenieros de diseño físico para resolver los problemas de tiempo relacionados con la implementación.
- Cree métodos de verificación de tiempo personalizados para diferentes IP, interfaces, etc.
- Validación de datos de tiempo de biblioteca (calificación de bibliotecas).
requisitos
- BTech/MTech de una universidad acreditada.
- 2-4 años de experiencia práctica en análisis de tiempo.
- Experiencia en realizar análisis de tiempos a nivel SoC.
- Debe estar familiarizado con el análisis de tiempo para diseños jerárquicos.
- Familiaridad con diferentes tipos de interfaces como PCIe, SATA, USB, DDR, etc.
- Trabajó en los nodos de tecnología de 16nm y 7nm.
- Dominio de las herramientas STA estándar de la industria (Tempus y PrimeTime).
- Buenas habilidades de scripting en Tcl y Python.
- Familiaridad con varias herramientas de diseño físico, preferiblemente Cadence Innovus.
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